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4972b3d600
commit
ae3dbd96fa
1 changed files with 189 additions and 26 deletions
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@ -3,7 +3,7 @@
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/* Multiplication Division Unit */
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module mdu_top
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#(
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parameter WIDTH = 1;
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parameter WIDTH = 1
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)(
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input wire i_clk,
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input wire i_rst,
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@ -11,50 +11,213 @@ module mdu_top
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input wire [WIDTH-1:0] i_mdu_rs2,
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input wire [ 2:0] i_mdu_op,
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input wire i_mdu_valid,
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output wire o_mdu_ready,
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||||
output reg o_mdu_ready,
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output wire [WIDTH-1:0] o_mdu_rd
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);
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wire [31:0] rdata_a;
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wire [31:0] rdata_b;
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reg [31:0] rs1;
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||||
reg [31:0] rs2;
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reg [ 4:0] cnt;
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reg en;
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wire busy;
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||||
reg [31:0] rs1_d, rs1_q;
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||||
reg [31:0] rs2_d, rs2_q;
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||||
reg [ 4:0] cnt_d, cnt_q;
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||||
reg en_d, en_q;
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reg done;
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reg [31:0] temp;
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reg [63:0] result_64;
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||||
reg [31:0] result_32;
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||||
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||||
/* FSM starts*/
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parameter RESET = 3'b000;
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parameter IDLE = 3'b001;
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parameter GET = 3'b010;
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||||
parameter BUSY = 3'b011;
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||||
parameter SEND = 3'b100;
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||||
reg [2:0] fsm_cs, fsm_ns;
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reg valid_d, valid_q;
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always @(*) begin
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en_d = 1'b1;
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o_mdu_rd =1'b0;
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cnt_d = cnt_q;
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fsm_ns = fsm_cs;
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case (fsm_cs)
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RESET: begin
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o_mdu_rd = 1'b0;
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cnt_d = 5'b0;
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end
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IDLE: begin
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||||
cnt_d = 5'b0;
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valid_d = 1'b1;
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||||
if (i_mdu_valid) begin
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fsm_ns = GET;
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end else begin
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fsm_ns = IDLE;
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||||
end
|
||||
end
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||||
GET: begin
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if (&cnt_q) begin
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fsm_ns = BUSY;
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||||
end else begin
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||||
rs1_d = {rs1_q[30:0], i_mdu_rs1};
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||||
rs2_d = {rs2_q[30:0], i_mdu_rs2};
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||||
en_d = 1'b0;
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||||
cnt_d += 1'b1;
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||||
fsm_ns = GET;
|
||||
end
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||||
end
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BUSY: begin
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||||
valid_d = 1'b0;
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||||
fsm_ns = SEND;
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||||
end
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||||
SEND: begin
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valid_d = 1'b1;
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||||
if (&cnt_q) begin
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fsm_ns = IDLE;
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end else begin
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||||
if (done) begin
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temp = result_32;
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||||
end else begin
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||||
o_mdu_rd = temp[31];
|
||||
temp = {temp[30:0],1'b0};
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||||
cnt_d += 1'b1;
|
||||
fsm_ns = SEND;
|
||||
end
|
||||
end
|
||||
end
|
||||
default: begin
|
||||
o_mdu_rd = 1'b0;
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||||
fsm_ns = IDLE;
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||||
end
|
||||
endcase
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||||
end
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||||
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||||
always @(posedge i_clk) begin
|
||||
if (i_rst) begin
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||||
rs1_q <= 32'b0;
|
||||
rs2_q <= 32'b0;
|
||||
cnt_q <= 5'b0;
|
||||
valid_q <= 1'b0;
|
||||
en_q <= 1'b0;
|
||||
fsm_cs <= RESET;
|
||||
end else begin
|
||||
rs1_q <= rs1_d;
|
||||
rs2_q <= rs2_d;
|
||||
cnt_q <= cnt_d;
|
||||
valid_q <= valid_d;
|
||||
en_q <= en_d;
|
||||
fsm_cs <= fsm_ns;
|
||||
end
|
||||
end
|
||||
/* FSM ends*/
|
||||
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||||
/*
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||||
always @(posedge i_clk) begin
|
||||
if (i_rst) begin
|
||||
rs1 <= 32'b0;
|
||||
rs2 <= 32'b0;
|
||||
cnt <= 5'b0;
|
||||
en <= 1'b0;
|
||||
end else if (i_mdu_valid & (!(&cnt))) begin
|
||||
end else if (i_mdu_valid | (!(&cnt))) begin
|
||||
rs1 <= {rs1[30:0], i_mdu_rs1};
|
||||
rs2 <= {rs2[30:0], i_mdu_rs2};
|
||||
en <= 1'b0;
|
||||
cnt <= cnt + 1'b1;
|
||||
end else if (!busy & (&cnt)) begin
|
||||
end
|
||||
|
||||
if (&cnt) begin
|
||||
cnt <= 5'b0;
|
||||
en <= 1'b1;
|
||||
o_mdu_ready = 1'b0;
|
||||
end
|
||||
end
|
||||
*/
|
||||
assign rdata_a = en_q ? rs1_q : 32'b0;
|
||||
assign rdata_b = en_q ? rs2_q : 32'b0;
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||||
|
||||
always @(posedge i_clk) begin
|
||||
if (i_rst) begin
|
||||
done = 1'b0;
|
||||
o_mdu_ready = 1'b0;
|
||||
result_32 = 32'b0;
|
||||
result_64 = 64'b0;
|
||||
end else begin
|
||||
o_mdu_ready = 1'b1;
|
||||
result_32 = 32'hffffffff;
|
||||
result_64 = {result_32,result_32};
|
||||
case (i_mdu_op)
|
||||
3'b000: begin // MUL
|
||||
if (en_q) begin
|
||||
result_64 = rdata_a * rdata_b;
|
||||
result_32 = result_64[31:0];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b001: begin // MULH
|
||||
if (en_q) begin
|
||||
result_64 = $signed(rdata_a) * $signed(rdata_b);
|
||||
result_32 = result_64[63:32];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b010: begin // MULHSU
|
||||
if (en_q) begin
|
||||
result_64 = $signed(rdata_a) * $unsigned(rdata_b);
|
||||
result_32 = result_64[63:32];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b011: begin // MULHU
|
||||
if (en_q) begin
|
||||
result_64 = $unsigned(rdata_a) * $unsigned(rdata_b);
|
||||
result_32 = result_64[63:32];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b100: begin // DIV
|
||||
if (en_q) begin
|
||||
result_32 = $signed(rdata_a) / $signed(rdata_b);
|
||||
// result_32 = result_64[31:0];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b101: begin // DIVU
|
||||
if (en_q) begin
|
||||
result_32 = $unsigned(rdata_a) * $unsigned(rdata_b);
|
||||
// result_32 = result_64[31:0];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b110: begin // REM
|
||||
if (en_q) begin
|
||||
result_32 = $signed(rdata_a) % $signed(rdata_b);
|
||||
// result_32 = result_64[31:0];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
3'b111: begin // REMU
|
||||
if (en_q) begin
|
||||
result_32 = $unsigned(rdata_a) % $unsigned(rdata_b);
|
||||
// result_32 = result_64[31:0];
|
||||
o_mdu_ready = 1'b1;
|
||||
done = 1'b1;
|
||||
end
|
||||
end
|
||||
default: begin
|
||||
result_32 = 32'hffffffff;
|
||||
result_64 = {result_32,result_32};
|
||||
o_mdu_ready = 1'b1;
|
||||
end
|
||||
endcase
|
||||
end
|
||||
end
|
||||
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||||
assign rdata_a = (&cnt) ? rs1 : 32'b0;
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||||
assign rdata_b = (&cnt) ? rs2 : 32'b0;
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assign busy = (&cnt) ? 1'b1: 1'b0;
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reg [31:0] result;
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always @(posedge i_clk) begin
|
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result = 32'b0;
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case (i_mdu_op)
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3'b000: begin
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result = rdata_a * rdata_b;
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end
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||||
default: result = result;
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end
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||||
// TODO: The result sending part
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// TODO: Set the transmission side from core part
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endmodule
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`default_nettype wire
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